Mikroelektronikai áramkörtervezés

Előadások:

1. hét: Digitális rendszertervezés: Absztrakciós szintek, optimalizációs szempontok, a tervezés folyamata, tervezésifolyamat-modellek, iterációk a tervezésben

2. hét: Digitális funkció modellezése magas szintű programozási nyelvekkel: Esettanulmány - Objektumorientált áramköri modellek: OO ISA szimulátorok, alkalmazás-specifikus utasításkészletű processzorhoz illeszthető gyorsító áramkör klaszteranalízis alkalmazásokhoz.

3. hét: Hardverleíró nyelvek, regiszter-transzfer szintű tervezés I.: RTL alapfogalmak, erőforrás-allokáció és ütemezés, a hardverleíró nyelvek (HDL-ek) eredete, a HDL-ek szerepe napjainkban, terminológia, ABEL, VHDL, SystemVerilog, HDL-ek szintetizálható részhalmaza, HDL példák: logikai kapu, félösszeadó, multiplexer, prioritásos enkóder, aritmetikai áramkörök, tri-state buffer

4. hét: Hardverleíró nyelvek, regiszter-transzfer szintű tervezés II.: Egyidejűség és sorrendiség modellezése, szintézis eszközök kódolási konvenciói, HDL példák: D flip-flop, regiszter, shift-regiszter, regisztertömbök, FIFO, éldetektorok, szinkron aritmetika + register balacing, watchdog, késleltetésmérő, FSK modulátor / demodulátor

5. hét: Hardverleíró nyelvek, regiszter-transzfer szintű tervezés III.: Állapotgépek leírási módjai, jellegzetességeik szimulációs és szintézis szempontból, adatfeldolgozó rendszerek modellezése, újrafelhasználhatóság, technológiafüggetlenség, IP-alapú tervezés, a modularitás, lokalitás és regularitás elve az IP tervezésben, RTL tervezési és szintézis technikák űripari alkalmazásokban, nagymegbízhatóságú (fail-safe) állapotgépek, FSM holtpont, egyedi / automatizált H2/3 állapotkódolások

6. hét: Funkcionális verifikáció I.: A verifikáció fogalma, célja és jelentősége, beépülése a digitális rendszertervezés folyamatába, black-box, grey-box, white-box verifikáció, a gerjesztés előállításának módjai (irányított, random, szűkített random tesztek)

7. hét: Funkcionális verifikáció II.: Önellenőrző tesztkörnyezetek, regressziós tesztelés, verifikációs komponensek, debug és error injection interfész, a verifikáció minősítése, lefedési mérőszámok, naplózás, riportgenerálás, verifikációs terv

8. hét: A digitális áramkörök időzítési kérdései: A késleltetések fizikai háttere CMOS áramkörökben, a Liberty adatbázis, a metastabilitás jelensége, kapcsolástechnikai magyarázata dinamikus master/slave D flip-flop esetén, lokális adatutak szerkezete, kritikus út fogalma, időzítési kényszerek típusai, órajelfeltétel, órajel-elcsúszás, lokális jitter, bemeneti/kimeneti késleltetés, időzítési kényszerek formális rögzítése, az SDC formátum.

9. hét: Metastabilitás órajeltartományok határán: CDC, órajel-szinkronizálók: double flopping + éldetektorok, statikus jelek átvitele, visszacsatolatlan és visszacsatolt vektorszinkronizálók, aszinkron dual-clock FIFO, reset-szinkronizálás, fan-out kiegyenlítés, reset-szekvenciák

10. hét: Digitális funkció megvalósításának technológiái: Full-custom ASIC, standard cellás ASIC, PLD-k: konfigurálható összeköttetések, PROM, PLA, CPLD, FPGA

11. hét: RTL szintézis és optimalizáció I.: Az RTL szintézis fogalma, kézi RTL szintézis példák, RTL optimalizációs módszerek, állapotkódolások

12. hét: RTL szintézis és optimalizáció II.: Technológiafüggetlen logikai optimalizáció (constant folding, logikai minimalizálás, factorization, flattening), technológiafüggő logikai optimalizáció (register balacing, komplex kapuk, scan-path insertion), a fizikai szintézis algoritmusai

13. hét (tartalék előadás): RTL optimalizáció és timing closure esettanulmányok I.: szorzó modul optimalizációja, FSM kimeneti logika optimalizációja, hosszú számlánc optimalizációja

14. hét (tartalék előadás): RTL optimalizáció és timing closure esettanulmányok II.: FPGA-k dedikált órajelelosztó hálózatai

Gyakorlatok: A tárgy egy konkrét demonstrációs rendszer megtervezésén és megvalósításán keresztül mutatja be a digitális áramkörtervezés gyakorlati oldalát. A demonstrációs rendszer egyaránt tartalmaz adattárolási, kommunikációs és adatfeldolgozási (aritmetikai) feladatokat ellátó IP magokat.

1. hét: Demonstrációs rendszer specifikációjának és rendszertervének elkészítése, funkcionális particionálás, hardver-szoftver interfész definiálása. Kevert elvonatkoztatású (rendszer/RTL) kapcsolási séma készítése magas szintű rendszerterv alapján.

2. hét: Kitérő I.: A logikai szimulációs szoftver megismerése előre elkészített HDL modell és testbench szimulációján keresztül, a hullámforma-megjelenítő konfigurálása.

3-6. hét: Almodulok szintetizálható VHDL / SystemVerilog modelljeinek elkészítése RTL kapcsolási séma és rendszerterv alapján. Almodul-szintű egyszerű tesztkörnyezetek készítése VHDL / SystemVerilog nyelven és hullámforma-alapú funkcionális verifikáció. Toplevel integráció és verifikáció.

7-8. hét: Önellenőrző tesztkörnyezetek készítése VHDL / SystemVerilog nyelven. Szisztematikus toplevel szintű funkcionális verifikáció.

9. hét: Kitérő II.: Áramkörszintézis szoftver megismerése előre elkészített HDL modell szintézisén keresztül, statikus időzítésvizsgálat.

10. hét: Demonstrációs rendszer szintézise FPGA technológiára, statikus időzítésvizsgálat, időzítési optimalizáció, post-place&route időzítési szimuláció.

11-12. hét: FPGA-prototípus tesztelése, egyszerű szoftver-interfész készítése Python nyelven.