Mikroelektronikai tervezés

1. hét: Digitális rendszertervezés

·       Absztrakciós szintek, optimalizációs szempontok, a tervezés folyamata

2. hét: Digitális funkció modellezése objektumorientált programozási nyelvekkel

·       Esettanulmány - Objektumorientált áramköri modellek: OO ISA szimulátorok, alkalmazás-specifikus utasításkészletű processzorhoz (Application-Specific Instruction Set Processor, ASIP) illeszthető gyorsító áramkör klaszteranalízis alkalmazásokhoz.

3. hét: Hardverleíró nyelvek, Regiszter-transzfer szintű tervezés I.

·       A hardverleíró nyelvek (HDL-ek) eredete, a HDL-ek szerepe napjainkban, terminológia, ABEL, VHDL, SystemVerilog

·       A regiszter-transzfer szint: definíció, jellemzők, specifikáció, tervezési feladatok

·       HDL példák I.: logikai kapu, félösszeadó, multiplexer, prioritásos enkóder, aritmetikai áramkörök, tri-state buffer

4. hét: Hardverleíró nyelvek, Regiszter-transzfer szintű tervezés II.

·       Szintézis eszközök kódolási konvenciói (RTL design guidelines)

·       HDL példák II / 1.: D flip-flop, regiszter, shift-regiszter, regisztertömbök, FIFO, éldetektorok, szinkron aritmetika + register balacing, watchdog, késleltetésmérő, FSK modulátor / demodulátor

5. hét: Hardverleíró nyelvek, Regiszter-transzfer szintű tervezés III.

·       HDL példák II / 2.: FSM (3, 2, 1 process, kimeneti bufferek, beágyazott aritmetika), adatfeldolgozó rendszerek modellezése (vezérlés + műveletvégzés, implementációs sémák, viselkedési RTL, strukturális RTL, shift&add szorzó példa)

6. hét: Hardverleíró nyelvek, Regiszter-transzfer szintű tervezés IV.

·       Ideális / nemideális D flip-flop időzítési tulajdonságai.

·       Metastabilitás jelensége és kvalitatív magyarázata dinamikus master/slave D flip-flop esetén. Metastabilitás órajeltartományok határán.

·       CDC, szinkronizálók: double flopping, toggle pulse synchronizer, hand-shake pulse synchronizer, Gray synchronizer, recirculation mux synchronizer, recirculation mux synchronizer + hand-shake.

·       Reset szinkronizálás: szinkron/aszinkron meghúzás/elengedés, fan-out kiegyenlítés, reset szekvenciák.

7. hét: Funkcionális verifikáció I.

·       A funkcionális verifikáció alapfogalmai

·       Verifikáció típusai (BB, GB, WB)

·       Gerjesztés előállítása (irányított teszt, random, constrained random)

·       Kódlefedés

8. hét: Funkcionális verifikáció II.

·       Self-cheking tesztkörnyezetek, regressziós tesztelés.

·       Verifikációs komponensek (BFM modellek, protokoll-monitorok), debug és error injection interfész.

·       Naplózás, riportgenerálás

9. hét: Statikus időzítésvizsgálat

• Digitális CMOS áramkörök késleltetései, a Liberty adatbázis
• Időzítési vizsgálatok típusai (statikus/dinamikus)
• Az SDC (Synopsys Design Constraint) fájlok szerepe a statikus időzítésvizsgálatban.

10. hét: Digitális funkció megvalósításának technológiái

·       Full-custom ASIC, standard cellás ASIC.

·       PLD-k: konfigurálható összeköttetések, PROM, PLA, CPLD, FPGA

11. hét: RTL szintézis és optimalizáció I.

• Az RTL szintézis fogalma, kézi RTL szintézis példák (watchdog, FSM)
• Az automatizált RTL szintézis folyamata I.: RTL optimalizációs módszerek, állapotkódolások

12. hét: RTL szintézis és optimalizáció II.

• Az automatizált RTL szintézis folyamata II.: Technológiafüggetlen logikai optimalizáció (constant folding, logikai minimalizálás, factorization, flattening)
• Az automatizált RTL szintézis folyamata III.: Technológiafüggő logikai optimalizáció (register balacing, komplex kapuk, scan-path insertion)
• A fizikai szintézis algoritmusai

13. hét: RTL optimalizáció és timing closure esettanulmányok

• Szorzó modul optimalizációja
• FSM kimeneti logika optimalizációja
• Hosszú számlánc optimalizációja
• FPGA-k dedikált órajelelosztó hálózatai

14. hét: A félév elején kiadott házi feladatok bemutatása.

A tárgyhoz tantermi gyakorlat (2 óra/2 hét) tartozik:

1. hét: RTL kapcsolási séma készítése informális (szöveges) specifikáció alapján.

3-5. hét: Szintetizálható VHDL / SystemVerilog modell készítése RTL kapcsolási séma és szöveges specifikáció alapján.

7. hét: Egyszerű tesztkörnyezet készítése VHDL / SystemVerilog nyelven és hullámforma-alapú funkcionális verifikáció.

9. hét: Automatizált regressziós tesztelésre alkalmas tesztkörnyezet készítése VHDL / SystemVerilog nyelven.

11. hét: Egyszerű áramköri modell automatizált RTL szintézise FPGA technológiára, statikus időzítésvizsgálat.

13. hét: Egyszerű áramköri modell post-place&route időzítési szimulációja.